정전기 서비스<시험분석 및 장비활용지원<QRT


시험분석 및 장비활용지원

정전기 서비스

ESD는 반도체 제품의 주요불량 원인 중 하나로, 전위가 다른 두 물체가 접촉하면서 순간적으로 전하가 이동하는 현상입니다. 인체는 여러 가지 방식으로 전하를 얻거나 잃게 되는데, 흔히 알고 있는 마찰전기를 통해서 Positive 또는 Negative 상태가 됩니다. 반도체장치가 실제 ESD 현상을 겪게 되는 여러 상황이 modeling 되었고 , 각 시험 수준에 따라 제품의 ESD 내성(sensitivity)을 몇가지 등급으로 분류합니다. (classification)
ESD Test Models - 1. Human Body Model, 2. Machine Model, 3. Charged Device Model

Summary of ESD

Human Body Model (HBM)

위에서 언급했듯이 여러 가지 방식으로 전하를 잃거나 얻은 상태의 두 물체가 “반도체”와 “인체”라고 가정한 시험입니다.
인체특성을 모사한 회로를 구성하고 반도체에 ESD pulse를 인가합니다. HBM분류 수준은 250 V ~ 8000 V 입니다.

Machine Model (MM)

반도체 제조 공정 중에, 장비나 기타 금속에 마찰하면서 전하를 충전 했다가 다시 타 물체와 접촉하면서 이루어지는 ESD 현상을 모사한 것입니다. MM분류 수준은 50 V ~ 400 V 입니다.

Charged Device Model(CDM)

Field 불량과 가장 밀접한 메커니즘으로 여겨지는 시험입니다.
Package에 전하를 충전시킨 후 방전시키는 방법을 사용합니다. CDM 분류 수준은 200 V ~ 1000 V 입니다.

Human Body Model (HBM)
Human Body Model (HBM)
Machine Model (MM)
Machine Model (MM)
Charged Device Model(CDM)
Charged Device Model(CDM)

Reference Documents

  • JESD22 B110 “For Electrostatic Discharge Sensitivity Testing (HBM)”
  • AEC-Q100-002 “Human Body Model Electrostatic Discharge Test”
  • AEC Q101-001 “Human Body Model Electrostatic Discharge Test”
  • JESD22-A115 “Electrostatic Discharge (ESD) Sensitivity Testing Machine Model (MM)”
  • AEC-Q100-003 “Machine Model Electrostatic Discharge Test”
  • AEC-Q101-002 “Machine Model (MM) Electrostatic Discharge (ESD)Test”
  • JESD22-C101 “ Field-Induced Charged-Device Model Test Method for Electrostatic- Discharge-Withstand Thresholds of Microelectronic Components”
  • AEC-Q100-011 “Charged-Device Model (CDM) ) Electrostatic Discharge Test”
  • AEC-Q101-005 “Capacitive Discharge Model (CDM) Electrostatic Discharge Test”
ESD 시험 시스템
ESD 시험 시스템
Latch-up은 기생 thyristor (예: parasitic silicon controlled rectifier 또는 SCR) 가 회로내부에 생기고, “turn ON” 상태가 되면 계속해서 많은 전류가 누설되는 불량메커니즘입니다. 회로에 따라서 이런 메커니즘으로 아주 많은 양의 전류가 흐를 수 있고, EOS (Electrical Overstress)로 영구적인 손상을 초래할 수 있습니다. 그림과 같이 PNP형과 NPN형 트랜지스터를 구성하는 4층 p-n-p-n 구조를 SCR이라고 합니다. SCR은 정상상태에서는 “OFF”로 상태를 유지하다가, 이상전압/이상전류로 gate부분이 “ON”되면 한쪽방향 (양극에서 음극으로)으로 전류를 흘리게 됩니다. 일정수준의 holding level에 있는 한 계속해서 전류가 도통되고, 제품 특성을 degradation 시킵니다.
그림과 같이 T1의 emitter를 발동시켜 전류를 흘리게 되면, T2의 base 쪽으로 전류가 흐르게 됩니다. 결과적으로 T2도 전류를 흘리게 되고 이것은 T1의 emitter-base 접합의 forward bias 초래해서 T1이 다시 T2 Base에 더 많은 전류를 흐르게 합니다. 따라서 T1과 T2는 서로 포화(saturated)되는 수준에서 순환(loop)구조를 형성합니다.
Latch-up을 예방하는 방법은 설계 자체를 최적화하는 것이 중요합니다. 최근에는 latch-up을 줄일 수 있는 설계가이드라인이 많이 나와있고, 대부분 diode를 적소에 배치함으로써 latch-up을 줄일 수 있습니다. 물론 device가 absolute maximum rating 전압을 초과하지 않도록 구성하는 것도 좋은 방법입니다.
Latch-up을 유발하는 기생 thyristor
Latch-up을 유발하는 기생 thyristor

Reference Documents

  • JJESD22-78 “Latch-up”
Latch-up 장비와 시험모습
Latch-up 장비와 시험모습
EOS ,Electrical Overstress, is a major cause of failure in the semiconductor products, and it causes destructive phenomenon by exceeded electro-magnetic signals and overvoltage in semiconductor devices and system circuits. Because EOS(1us~) longer lasts than ESD(a few ns), it can cause a wide damage to semiconductor devices.

Case study of failure analysis by EOS

Case study of failure analysis by EOS

EOS Qualification Test

When IC or electronic components impact on surge, general criteria of its tolerance can be established. With this test, tolerance level of IC by EOS surge can be determined by minimum guarantee level for each test pin combination and polarity through final testing result.

Combination waveform TEST TIME
OCV(Open Circuit Voltage) SCC(Short Circuit Current)

Rising : 1.2㎲ ± 20%
Duration : 50㎲ ± 30%

Rising : 8㎲ ± 20%
Duration : 20㎲ ± 30%
3 times

EOS Pulse Specification (IEC 61000-4-5)

EOS Reproduction Test

For reproduction of field failure by EOS, intentional failure is caused in a good sample by EOS. And then, weakness of products by EOS can be improved through failure mechanism analysis in comparison with field failure device.